Устройство для определения оптимального периода технического обслуживания и ремонта изделия содержит блок памяти, таймер, шесть вычитателей, семь блоков деления, три блока определения абсолютного значения, пять сумматоров, два компаратора, три ключа, три элемента памяти, пять блоков умножения, блок извлечения квадратного корня, блок выделения целой части, вычитающий счетчик, блок задержки, блок выбора минимального значения сигнала, при этом первый выход блока памяти подключен к входу таймера, третий выход блока памяти подключен к первому и третьему входу третьего ключа, выход третьего ключа соединен с первым входом первого вычитателя, вторые входы первого, второго вычитателей, вход блока задержки, вторые входы четвертого сумматора и пятого вычитателя объединены и подключены ко второму выходу блока памяти, первые входы четвертого сумматора и пятого вычитателя объединены и подключены к выходу блока задержки, вход седьмого блока деления соединен с выходом четвертого сумматора, вход третьего блока абсолютного значения подключен к выходу пятого вычитателя, выход третьего блока абсолютного значения соединен с входом пятого блока умножения, первые входы пятого сумматора и шестого вычитателя объединены и подключены к выходу седьмого блока деления, вторые входы пятого сумматора и шестого вычитателя объединены и соединены с выходом пятого блока умножения, выходы пятого сумматора и шестого вычитателя подключены к первому и второму входу блоку выбора минимального значения, выход блока выбора минимального значения соединен со вторым вход третьего ключа, выход третьего ключа подключен к первому входу первого вычитателя, первый вход второго вычитателя соединен с четвертым выходом блока памяти, первый и второй входы блока первого блока деления подключены соответственно к шестому и пятому выходам блока памяти, выходы первого и второго вычитателей через первый и второй блоки определения абсолютного значения соединены с первыми входами второго и третьего блоков деления соответственно, второй вход второго блока деления подключен к выходу таймера и второму входу ключа, второй вход третьего блока деления соединен с пятым выходом блока памяти, выходы второго и третьего блоков деления подключены соответственно к первому и второму входу третьего вычитателя, выход которого подключен к первому входу четвертого блока деления, на второй вход которого поступает сигнал с выхода первого блока деления, выход четвертого блока деления соединен со вторым входом компаратора, первый вход которого подключен к седьмому выходу блока памяти, выход компаратора соединен с первым входом ключа и первым входом элемента памяти, выход ключа подключен ко второму входу элемента памяти, выход которого является первым выходом устройства, второй вход первого сумматора подключен к восьмому выходу блока памяти, девятый и десятый выходы блока памяти подключены к первому и второму входам четвертого вычитателя соответственно, первый и второй входы первого блока умножения подключены к одиннадцатому и двенадцатому выходам блока памяти, выход четвертого вычитателя и первого блока умножения подключены к первому и второму входам второго блока умножения соответственно, выход которого подключен к первому входу первого сумматора, выход которого соединен с первым и вторым входами второго сумматора, выход которого подключен ко второму входу третьего блока умножения, первый вход которого связан с выходом элемента памяти, выход третьего блока умножения соединен с входом блока извлечения квадратного корня, выход которого является вторым выходом устройства, тринадцатый выход блока памяти подключен к первым входам пятого блока деления и четвертого блока умножения, второй вход пятого блока деления соединен с выходом блока извлечения квадратного корня, восьмой выход блока памяти связан с первым входом третьего сумматора, второй вход которого подключен к выходу четвертого блока умножения и входу второго элемента памяти, выход пятого блока деления через блок выделения целой части подключен к первому входу вычитающего счетчика, выход которого соединен со вторым входом четвертого блока умножения, выход третьего сумматора связан с первым входом шестого блока деления, второй вход которого подключен к выходу первого элемента памяти, четырнадцатый выход блока памяти соединен со вторым входом второго компаратора, первый вход которого связан с выходом шестого блока деления и первым входом третьего элемент памяти, первый выход второго компаратора соединен со вторым входом вычитающего счетчика, второй выход второго компаратора подключен ко вторым входам второго ключа и третьего элемента памяти, первый вход которого соединен с выходом шестого блока деления, выход второго ключа является третьим выходом устройства, выход третьего элемента памяти является четвертым выходом устройства.
