Вычислительная система на конфигурируемых процессорах с межпроцессорным контролем информации, отличается от известных тем, что содержит два конфигурируемых процессора, в кристаллах которых синтезированы по три внутренних канала обработки информации, по одному мажоритарному элементу и по три схемы сравнения, вне кристаллов располагаются девять схем сравнения, четыре коммутатора, два элемента И, один элемент И с инверсными входами, пять элементов ИЛИ, вход и выход данных системы, причем вход данных системы соединен с входами данных первого - третьего вычислительных модулей первого и второго конфигурируемых процессоров, выход первого внутреннего канала обработки информации соединен с первым входом мажоритарного элемента, входом первой схемы сравнения, вторым входом третьей схемы сравнения первого конфигурируемого процессора, входом данных первого коммутатора и входом В четвертого коммутатора, выход второго внутреннего канала обработки информации соединен со вторым входом мажоритарного элемента, вторым входом первой схемы сравнения, первым входом второй схемы сравнения первого конфигурируемого процессора, с входом данных второго коммутатора и входом С четвертого коммутатора, выход третьего внутреннего канала обработки информации соединен с третьим входом мажоритарного элемента, вторым входом второй схемы сравнения, первым входом третьей схемы сравнения первого конфигурируемого процессора, входом данных третьего коммутатора и входом D четвертого коммутатора, выход мажоритарного элемента первого конфигурируемого процессора соединен с входом А четвертого коммутатора, выходы первой - третьей схем сравнения первого конфигурируемого процессора соединены с первым - третьим входами второго элемента ИЛИ, инверсные выходы первой - третьей схем сравнения первого конфигурируемого процессора соединены с первым - третьим входами первого элемента И, выход первого элемента И соединен с входами логических условий первого - третьего коммутаторов, выход первого коммутатора соединен с первым входом четвертой - шестой схем сравнения, выход второго коммутатора соединен с первым входом седьмой - девятой схем сравнения, выход третьего коммутатора соединен с первым входом десятой - двенадцатой схем сравнения, выход второго элемента ИЛИ соединен с входом логических условий ЛУ1 четвертого коммутатора и третьим входом первого элемента И с инверсными входами, выходы четвертой - шестой схем сравнения соединены с первым - третьим входами третьего элемента ИЛИ, выходы седьмой - девятой схем сравнения соединены с первым-третьим входами четвертого элемента ИЛИ, выходы десятой - двенадцатой схем сравнения соединены с первым-третьим входами пятого элемента ИЛИ, выход третьего элемента ИЛИ соединен с входом логических условий ЛУ2 четвертого коммутатора и вторым входом первого элемента И инверсными входами, выход четвертого элемента ИЛИ соединен с входом логических условий ЛУ3 четвертого коммутатора и первым входом первого элемента И с инверсными входами, выход пятого элемента ИЛИ соединен с входом логических условий ЛУ4 четвертого коммутатора и четвертым входом первого элемента И с инверсными входами, выход первого элемента И с инверсными входами соединен с первым входом второго элемента И, выход второго элемента И соединен с входом логических условий ЛУ5 четвертого коммутатора, выход первого внутреннего канала обработки информации второго конфигурируемого процессора соединен с первым входом мажоритарного элемента, первым входом первой схемы сравнения, вторым входом третьей схемы сравнения второго конфигурируемого процессора, а также с вторым входом четвертой схемы сравнения, вторым входом седьмой схемы сравнения, вторым входом десятой схемы сравнения, выход второго внутреннего канала обработки информации второго конфигурируемого процессора соединен со вторым входом мажоритарного элемента, вторым входом первой схемы сравнения и первым входом второй схемы сравнения второго конфигурируемого процессора, а также с вторым входом пятой схемы сравнения, вторым входом восьмой схемы сравнения, вторым входом одиннадцатой схемы сравнения, выход третьего внутреннего канала обработки информации второго конфигурируемого процессора соединен с третьим входом мажоритарного элемента, вторым входом второй схемы сравнения и первым входом третьей схемы сравнения второго конфигурируемого процессора, а также с вторым входом шестой схемы сравнения, вторым входом девятой схемы сравнения, вторым входом двенадцатой схемы сравнения, выход мажоритарного элемента второго конфигурируемого процессора соединен с входом Е четвертого коммутатора, выходы первой - третьей схем сравнения второго конфигурируемого процессора соединены с первым - третьим входами первого элемента ИЛИ, выход первого элемента ИЛИ соединен с вторым входом второго элемента И, выход четвертого коммутатора соединен с выходом данных системы.
