Трехканальная отказоустойчивая система, содержащая группу регистров, группу процессорных блоков, группу элементов И, две группы элементов ИЛИ, две группы коммутаторов, две схемы сравнения, дешифратор, сравнивающий коммутатор, регистр результата, триггер пуска, шесть элементов И, первый-третий элементы ИЛИ, отличающаяся тем, что дополнительно содержит два элемента И, два счетчика адреса файлов конфигурации, два конфигурационных ПЗУ, коммутатор переключения источников файлов конфигурации процессорных блоков, состоящий из пяти коммутаторов, который позволяет осуществлять загрузку в процессорные блоки, выполненные на базе типовых конфигурируемых процессоров, файлов конфигурации из первого и второго конфигурационного ПЗУ или от внешнего источника, вход запуска устройства подключен к установочному входу триггера пуска, выходы коммутаторов первой группы подключены к информационным входам соответствующих процессорных блоков группы, на второй вход процессорных блоков подключен коммутатор переключения источников файлов конфигурации процессорных блоков, вход первого генератора импульсов подключен к первому входу седьмого и восьмого элементов И, а также на входы синхронизации первого и второго счетчиков адреса файлов конфигурации, выходы седьмого и восьмого элементов И соединены с входами модификации адреса первого и второго счетчиков адреса файлов конфигурации, к входам данных которых подключены адресные шины для загрузки адреса-инициатора, который передается вместе с пакетом информации, выходы первого и второго счетчиков адреса файлов конфигурации подключены к входам конфигурационных ПЗУ, выходы метки которых соединены с инверсными входами седьмого и восьмого элементов И соответственно, выходы первого и второго конфигурационного ПЗУ подключены к первой группе входов коммутатора переключения источников файлов конфигурации, вторая группа входов подключена к первому и второму входам внешнего источника файлов конфигурации, входы логических условий данного коммутатора соединены с командными шинами, управляющие входы коммутатора переключения источников файлов конфигурации - с соответствующими разрядами управления коммутаторов выхода микрокоманд блока задания команд, информационные выходы процессорных блоков являются одноименными выходами устройства, а информационный выход третьего процессорного блока группы подключен к информационному входу регистра результата, выход которого соединен с первым информационным входом коммутатора сравнения, выход которого подключен к первому информационному входу первой схемы сравнения, выход которой соединен с первым информационным входом дешифратора и первым входом первого элемента И, второй вход которого подключен к второму информационному входу дешифратора и к выходу второй схемы сравнения, первый и второй информационные входы которой соединены с информационными выходами соответственно второго и третьего процессорных блоков группы, первый и второй информационные входы коммутаторов первой группы подключены к выходам соответственно первого и второго регистров группы, выходы элементов И группы подключены к первым входам соответствующих элементов ИЛИ первой группы, вторые входы которых подключены к выходу второго элемента И, а выходы - синхронизирующие входы одноименных регистров группы, информационные входы которых, кроме последнего, подключены к выходам одноименных коммутаторов второй группы, выходы регистров группы подключены к входам соответствующих элементов ИЛИ второй группы, выход каждого из которых, кроме последнего, подключен к инверсному входу одноименного элемента И группы и первому прямому входу последующего элемента И группы, выход последнего элемента ИЛИ второй группы является выходом занятости устройства, информационные выходы каждого регистра группы, кроме первого, подключены к соответствующим информационным входам всех последующих коммутаторов второй группы, а выход второго элемента ИЛИ - к соответствующим управляющим входам коммутаторов второй группы, в которую введены регистр адреса, блок задания команд, мультиплексор и блок приема сигналов, информационный вход которого является информационным входом системы, информационный выход подключен к одноименным входам первого регистра группы, к соответствующим информационным входам всех коммутаторов второй группы и к входам второго элемента ИЛИ, первый тактовый вход устройства подключен к одноименному входу блока приема сигналов, синхровходу триггера пуска и к первым входам второго и третьего элементов И, второй тактовый вход устройства подключен к второму тактовому входу блока приема сигналов и к тактовым входам процессорных блоков группы, выход квитирования блока приема сигналов является одноименным выходом устройства и подключен к вторым прямым входам элементов И группы, кроме первого, и к прямому входу первого элемента И группы, выход третьего элемента ИЛИ соединен со вторым входом второго элемента И, инверсный выход триггера пуска является выходом работы системы, прямой выход триггера пуска соединен со вторым входом третьего элемента И, выход которого соединен с входом синхронизации регистра адреса, выход которого подключен к адресному входу блока задания команд, выход логических условий которого подключен к адресному входу мультиплексора, выход первой схемы сравнения соединен со вторым входом первого элемента И, выход готовности первого процессорного блока группы подключен к первому входу шестого элемента И, выход готовности третьего процессорного блока группы соединен с первым входом пятого элемента И, выход готовности второго процессорного блока группы соединен со вторыми входами пятого и шестого элементов И, выходы которых подключены соответственно к первому и второму входам четвертого элемента И, информационные выходы первого и второго процессорных блоков группы подключены ко всем информационным входам первой схемы сравнения и коммутатора соответственно, выходы управления процессорных блоков группы соединены со входами первого элемента ИЛИ, выходы управления всех процессорных блоков группы, выходы готовности первого и третьего процессорных блоков группы, выходы первого и третьего элементов ИЛИ второй группы, выходы первых элементов И и ИЛИ, выходы четвертого-шестого элементов И, выходы первой и второй схем сравнения и выход модификации блока задания команд подключены к соответствующим информационным входам мультиплексора, выход адреса блока задания команд подключен к информационным входам регистра адреса, к разряду модификации которого подключен выход мультиплексора, первый разряд выхода микрокоманд блока задания команд подключен к входу строба дешифратора, выход которого является выходом кода неисправности устройства, второй, третий и четвертый разряды выхода микрокоманд блока задания команд подключены соответственно к входу синхронизации регистра результата, к входу управления коммутатора и входу сброса триггера пуска, первая-вторая группы разрядов управления коммутаторов выхода микрокоманд блока задания команд подключены ко входам управления коммутаторов первой и второй группы соответственно, а группа разрядов управления процессорными блоками выхода микрокоманд блока задания команд подключена к входам управления считыванием процессорных блоков группы, третья группа разрядов управления выхода микрокоманд блока задания команд подключена к управляющим входам коммутатора переключения источников файлов конфигурации, а входы третьего элемента ИЛИ соединены с соответствующими разрядами управления коммутаторов выхода микрокоманд блока задания команд.
